74ALVC00D: 四路2输入与非门 _ BDTIC 中国领先电子元器件代理商

74ALVC00D: 四路2输入与非门

74ALVC00是一款高性能、低功耗、低电压的硅栅CMOS器件，优于最先进的CMOS兼容TTL系列。

所有输入处的施密特触发器动作使电路容许较慢的输入上升和下降时间。

74ALVC00提供2输入与非功能。

符合JEDEC标准：

JESD8-7（1.65 V至1.95 V）
JESD8-5（2.3 V至2.7 V）
JESD8B/JESD36（2.7 V至3.6 V）

74ALVC00D: 产品结构框图

sot108-1_3d

数据手册 (1)

名称/描述	Modified Date
Quad 2-input NAND gate (REV 3.0) PDF (181.0 kB) 74ALVC00 [English]	16 May 2014

应用说明 (4)

名称/描述	Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]	13 Mar 2013
Package lead inductance considerations in high-speed applications (REV 1.0) PDF (43.0 kB) AN212 [English]	13 Mar 2013
Ground and VCC Bounce of High-Speed Integrated Circuits (REV 1.0) PDF (25.0 kB) AN223 [English]	13 Mar 2013
Live Insertion Aspects of Philips Logic Families (REV 1.0) PDF (73.0 kB) AN252 [English]	13 Mar 2013

手册 (3)

名称/描述	Modified Date
Low voltage CMOS family - LVC (REV 1.0) PDF (2.6 MB) 75017668 [English]	10 Jul 2015
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]	16 Feb 2015
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]	20 May 2014

选型工具指南 (2)

名称/描述	Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]	19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]	08 Jan 2015

封装信息 (1)

名称/描述	Modified Date
plastic small outline package; 14 leads; body width 3.9 mm (REV 1.0) PDF (166.0 kB) SOT108-1 [English]	08 Feb 2016

包装 (1)

名称/描述	Modified Date
SO14; Reel pack; SMD, 13" Q1/T1 Standard product orientation Orderable part number ending ,118 or J Ordering... (REV 4.0) PDF (207.0 kB) SOT108-1_118 [English]	08 Apr 2013

支持信息 (2)

名称/描述	Modified Date
Footprint for reflow soldering (REV 1.0) PDF (9.0 kB) SO-SOJ-REFLOW [English]	08 Oct 2009
Footprint for wave soldering (REV 1.0) PDF (8.0 kB) SO-SOJ-WAVE [English]	08 Oct 2009

IBIS

alvc00 IBIS model (REV 1.0) ibs ALVC00 4/7/2013

订购信息

型号	状态	Family	V_CC (V)	功能	Logic switching levels	类型	说明	Package version	Output drive capability (mA)	t_pd (ns)	f_max (MHz)	No of bits	Power dissipation considerations	T_amb (Cel)	R_th(j-a) (K/W)	Ψ_th(j-top) (K/W)	R_th(j-c) (K/W)	Package name	No of pins
74ALVC00D	Active	ALVC	1.65 - 3.6	NAND gates	TTL	NAND gates	quad 2-input NAND gate	SOT108-1	+/- 24	2.1	145	4	low	-40~85	103	17.1	62	SO14	14

封装环保信息

产品编号	封装说明	Outline Version	回流/波峰焊接	包装	产品状态	部件编号订购码 (12NC)	Marking	化学成分	RoHS / 无铅 / RHF	无铅转换日期	EFR	IFR(FIT)	MTBF（小时）	MSL	MSL LF
74ALVC00D		SOT108-1	SO-SOJ-REFLOW SO-SOJ-WAVE SO-SOJ-REFLOW SO-SOJ-WAVE	Reel 13" Q1/T1	Active	74ALVC00D,118 (9352 697 10118)	74ALVC00D	74ALVC00D		Always Pb-free	123.8	3.87	2.58E8	1	1
74ALVC00D		SOT108-1	SO-SOJ-REFLOW SO-SOJ-WAVE SO-SOJ-REFLOW SO-SOJ-WAVE	Bulk Pack	Active	74ALVC00D,112 (9352 697 10112)	74ALVC00D	74ALVC00D		Always Pb-free	123.8	3.87	2.58E8	1	1

Quad 2-input NAND gate 74ALVC00PW

Sorting through the low voltage logic maze 74LVC_H_245A_Q100

Package lead inductance considerations in high-speed applications 74LVC_H_245A_Q100

Ground and VCC Bounce of High-Speed Integrated Circuits 74ALVC164245DGG-Q100

Live Insertion Aspects of Philips Logic Families 74HC_T_245_Q100

Low voltage CMOS family - LVC 74LVC_H_245A_Q100

電圧レベルシフタ 74AVC16245DGG-Q100

Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100

ロジック製品セレクションガイド... 74LVC_H_245A_Q100

Logic selection guide 2016 74LVC_H_245A_Q100

alvc00 IBIS model 74ALVC00PW

plastic small outline package; 14 leads; body width 3.9 mm 74LV164_Q100

Footprint for reflow soldering NPIC6C596A_Q100

Footprint for wave soldering NPIC6C596A_Q100

SO14; Reel pack; SMD, 13" Q1/T1 Standard product orientation Orderable part number ending ,118 or J Ordering... 74LV164_Q100

74AVCM162836DGG

UBA2213

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