74AUP1G373GN: 低压D型透明锁存器；3态 _ BDTIC 中国领先电子元器件代理商

74AUP1G373GN: 低压D型透明锁存器；3态

74AUP1G373提供带3态输出的单路D型透明锁存器。锁存使能(LE)输入为高电平时，Q输出跟随数据(D)输入。针脚LE为低电平时，锁存器存储针脚LE从高电平跃迁至低电平前的一个设置时间在D输入处出现的信息。针脚OE为低电平时，锁存器的内容可在输出处获取。针脚OE为高电平时，输出转为高阻抗关断状态。输入针脚OE的操作不会影响锁存器的状态。

所有输入处的施密特触发器动作使电路容许整个0.8 V至3.6 V VCC范围内较慢的输入上升和下降时间。

该器件可确保整个0.8 V至3.6 V VCC范围内的极低静态和动态功耗。

该器件完全适合使用IOFF的局部掉电应用。IOFF电路可禁用输出，防止掉电时破坏性回流电流通过该器件。

74AUP1G373GN: 产品结构框图

Outline 3d SOT1115

数据手册 (1)

名称/描述	Modified Date
Low-power D-type transparent latch; 3-state (REV 6.0) PDF (226.0 kB) 74AUP1G373 [English]	04 Jul 2012

应用说明 (3)

名称/描述	Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]	13 Mar 2013
A metastability primer (REV 1.0) PDF (40.0 kB) AN219 [English]	13 Mar 2013
Pin FMEA for AUP family (REV 1.0) PDF (53.0 kB) AN11052 [English]	06 May 2011

手册 (3)

名称/描述	Modified Date
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]	16 Feb 2015
NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic (REV 1.0) PDF (1.4 MB) 75017458 [English]	13 Oct 2014
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]	20 May 2014

选型工具指南 (2)

名称/描述	Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]	19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]	08 Jan 2015

IBIS

aup1g373 IBIS model (REV 2.0) ibs AUP1G373 12/22/2014

订购信息

型号	状态	Family	功能	V_CC (V)	说明	Logic switching levels	Output drive capability (mA)	Package version	t_pd (ns)	No of bits	Power dissipation considerations	T_amb (Cel)	R_th(j-a) (K/W)	Ψ_th(j-top) (K/W)	R_th(j-c) (K/W)	Package name	No of pins
74AUP1G373GN	Active	AUP	Latches/registered drivers	1.1 - 3.6	single D-type transparent latch (3-state)	CMOS	+/- 1.9	SOT1115	8.5	1	ultra low	-40~125	275	11.7	171	XSON6	6