74AUP2G79GF: 低功耗双频D型触发器；正沿触发器
74AUP2G79提供双路正沿触发D类触发器。在时钟脉冲（nCP）从低到高转换时，数据输入（nD）处的信息会被传输到nQ输出。在时钟从低到高转换前的某个建立时间，nD输入必须保持稳定，以进行可预测操作。
所有输入的施密特触发器动作使电路在0.8 V至3.6 V的整个VCC范围内容许较缓慢的输入上升时间和下降时间。
该器件可确保在0.8 V至3.6 V的整个VCC范围内具有极低的静态和动态功耗。
该器件完全指定用于使用IOFF的部分掉电应用。IOFF电路可禁用输出，从而防止掉电时电流回流对器件造成的损坏。
74AUP2G79GF: 产品结构框图
Outline 3d SOT1089
数据手册 (1)
| 名称/描述 | Modified Date |
|---|---|
| Low-power dual D-type flip-flop; positive-edge trigger (REV 8.0) PDF (291.0 kB) 74AUP2G79 [English] | 24 Jan 2013 |
应用说明 (2)
| 名称/描述 | Modified Date |
|---|---|
| Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English] | 13 Mar 2013 |
| Pin FMEA for AUP family (REV 1.0) PDF (53.0 kB) AN11052 [English] | 06 May 2011 |
手册 (3)
| 名称/描述 | Modified Date |
|---|---|
| 電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English] | 16 Feb 2015 |
| NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic (REV 1.0) PDF (1.4 MB) 75017458 [English] | 13 Oct 2014 |
| Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English] | 20 May 2014 |
选型工具指南 (2)
| 名称/描述 | Modified Date |
|---|---|
| ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English] | 19 Nov 2015 |
| Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English] | 08 Jan 2015 |
封装信息 (1)
| 名称/描述 | Modified Date |
|---|---|
| extremely thin small outline package; no leads; 8 terminals (REV 1.0) PDF (200.0 kB) SOT1089 [English] | 08 Feb 2016 |
包装 (1)
| 名称/描述 | Modified Date |
|---|---|
| XSON8; Reel pack; SMD, 7" Q1/T1 Standard product orientation Orderable part number ending ,115 or X Ordering... (REV 3.0) PDF (205.0 kB) SOT1089_115 [English] | 23 Apr 2013 |
支持信息 (1)
| 名称/描述 | Modified Date |
|---|---|
| MAR_SOT1089 Topmark (REV 1.0) PDF (76.0 kB) MAR_SOT1089 [English] | 03 Jun 2013 |
IBIS
- aup2g79 IBIS model (REV 1.1) ibs AUP2G79 4/8/2013
订购信息
| 型号 | 状态 | Family | 功能 | VCC (V) | 说明 | Logic switching levels | Package version | Output drive capability (mA) | tpd (ns) | fmax (MHz) | Power dissipation considerations | Tamb (Cel) | Rth(j-a) (K/W) | Ψth(j-top) (K/W) | Rth(j-c) (K/W) | Package name | No of pins |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP2G79GF | Active | AUP | D-type flip-flops | 1.1 - 3.6 | positive-edge trigger | CMOS | SOT1089 | +/- 1.9 | 8.5 | 400 | ultra low | -40~125 | 254 | 2.1 | 124 | XSON8 | 8 |
封装环保信息
| 产品编号 | 封装说明 | Outline Version | 回流/波峰焊接 | 包装 | 产品状态 | 部件编号订购码 (12NC) | Marking | 化学成分 | RoHS / 无铅 / RHF | 无铅转换日期 | MSL | MSL LF |
|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP2G79GF | | SOT1089 | Reel 7" Q1/T1 | Active | 74AUP2G79GF,115 (9352 914 93115) | pP | 74AUP2G79GF |    | Always Pb-free | 1 | 1 |
- Sorting through the low voltage logic maze 74LVC_H_245A_Q100
- Pin FMEA for AUP family 74AUP1T34GW-Q100
- 電圧レベルシフタ 74AVC16245DGG-Q100
- NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic 74AUP1G86GW-Q100
- Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100
- ロジック製品セレクションガイド... 74LVC_H_245A_Q100
- Logic selection guide 2016 74LVC_H_245A_Q100
- MAR_SOT1089 Topmark pca9306
- aup2g79 IBIS model 74AUP2G79GT
- extremely thin small outline package; no leads; 8 terminals pca9306
- XSON8; Reel pack; SMD, 7" Q1/T1 Standard product orientation Orderable part number ending ,115 or X Ordering... pca9306
- 74AVCM162836DGG
- 74LVC3G17
