74LVC00ADB: 四路2输入与非门 _ BDTIC 中国领先电子元器件代理商

74LVC00ADB: 四路2输入与非门

74LVC00A提供四个2输入与非门。

所有输入处的施密特触发器动作使电路容许较慢的输入上升和下降时间。

输入可通过3.3 V或5 V器件进行驱动。该特性允许将这些器件用作混合3.3 V和5 V应用中的转换器。

74LVC00ADB: 产品结构框图

Outline 3d SOT337-1

数据手册 (1)

名称/描述	Modified Date
Quad 2-input NAND gate (REV 7.0) PDF (192.0 kB) 74LVC00A [English]	25 Apr 2012

应用说明 (5)

名称/描述	Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]	13 Mar 2013
Package lead inductance considerations in high-speed applications (REV 1.0) PDF (43.0 kB) AN212 [English]	13 Mar 2013
Pin FMEA for LVC family (REV 1.0) PDF (44.0 kB) AN11009 [English]	04 Feb 2011
Power considerations when using CMOS and BiCMOS logic devices (REV 1.0) PDF (100.0 kB) AN263 [English]	05 Feb 2002
Interfacing 3 Volt and 5 Volt Applications (REV 1.0) PDF (63.0 kB) AN240 [English]	15 Sep 1995

手册 (2)

名称/描述	Modified Date
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]	16 Feb 2015
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]	20 May 2014

选型工具指南 (2)

名称/描述	Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]	19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]	08 Jan 2015

封装信息 (1)

名称/描述	Modified Date
plastic shrink small outline package; 14 leads; body width 5.3 mm (REV 1.0) PDF (295.0 kB) SOT337-1 [English]	08 Feb 2016

包装 (1)

名称/描述	Modified Date
Standard product orientation 12NC ending 118 (REV 1.0) PDF (86.0 kB) SOT337-1_118 [English]	04 Apr 2013

支持信息 (2)

名称/描述	Modified Date
Footprint for reflow soldering (REV 1.0) PDF (16.0 kB) SSOP-TSSOP-VSO-REFLOW [English]	08 Oct 2009
Footprint for wave soldering (REV 1.0) PDF (16.0 kB) SSOP-TSSOP-VSO-WAVE [English]	08 Oct 2009

IBIS

lvc00a IBIS model (REV 1.0) ibs LVC00A 4/7/2013

订购信息

型号	状态	Family	功能	V_CC (V)	Logic switching levels	类型	说明	Output drive capability (mA)	Package version	t_pd (ns)	f_max (MHz)	No of bits	Power dissipation considerations	T_amb (Cel)	R_th(j-a) (K/W)	Ψ_th(j-top) (K/W)	R_th(j-c) (K/W)	Package name	No of pins
74LVC00ADB	Active	LVC	NAND gates	1.2 - 3.6	CMOS/LVTTL	NAND gates	quad 2-input NAND gate	+/- 24	SOT337-1	2.1	150	4	low	-40~125	156	40.0		SSOP14	14

封装环保信息

产品编号	封装说明	Outline Version	回流/波峰焊接	包装	产品状态	部件编号订购码 (12NC)	Marking	化学成分	RoHS / 无铅 / RHF	无铅转换日期	EFR	IFR(FIT)	MTBF（小时）	MSL	MSL LF
74LVC00ADB		SOT337-1	SSOP-TSSOP-VSO-REFLOW SSOP-TSSOP-VSO-WAVE SSOP-TSSOP-VSO-REFLOW SSOP-TSSOP-VSO-WAVE	Reel 13" Q1/T1	Active	74LVC00ADB,118 (9352 499 70118)	LVC00A	74LVC00ADB		week 13, 2005	123.8	3.87	2.58E8	1	1
74LVC00ADB		SOT337-1		Bulk Pack	Active	74LVC00ADB,112 (9352 499 70112)	LVC00A	74LVC00ADB		week 13, 2005	123.8	3.87	2.58E8	1	1

Quad 2-input NAND gate 74LVC00APW

Sorting through the low voltage logic maze 74LVC_H_245A_Q100

Package lead inductance considerations in high-speed applications 74LVC_H_245A_Q100

Pin FMEA for LVC family 74LVC1G123_Q100

Power considerations when using CMOS and BiCMOS logic devices 74AHCT244PW

Interfacing 3 Volt and 5 Volt Applications 74LVC377PW

電圧レベルシフタ 74AVC16245DGG-Q100

Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100

ロジック製品セレクションガイド... 74LVC_H_245A_Q100

Logic selection guide 2016 74LVC_H_245A_Q100

lvc00a IBIS model 74LVC00APW

plastic shrink small outline package; 14 leads; body width 5.3 mm 74LVC32A_Q100

Footprint for reflow soldering 74HC_T_595_Q100

SSOP-TSSOP-VSO-WAVE LPC1114FDH28

Standard product orientation 12NC ending 118 74LVC32A_Q100

74LVC132A

74LV164

©1993 - 2024 BDTIC