Spartan-3AN XC3S50AN 勘误表

Spartan-3AN XC3S400AN 勘误表

Spartan™-3AN XC3S200AN 勘误表

Spartan-3AN XC3S1400AN 勘误表

Spartan™-3AN XC3S700AN 勘误表

针对配置完成后，需要从在系统 Flash 存储器中读出或向其中写入数据的 Spartan™-3AN FPGA 的应用。

Describes the configuration features of the Spartan®-3 Generation FPGAs. Includes the Spartan-3A, Spartan-3AN, Spartan-3A DSP, Spartan-3E, and Spartan-3 FPGA families.

This application note targets Spartan®-3E/3A devices in applications that require 4-bit or 5-bit receive data bus widths and operate at rates up to 666 Mbps per line with a clock at 1/7th the bit rate. This type of interface is commonly used in flat panel displays and automotive applications.

设计文件:

• xapp485.zip

This application note describes solutions to receive large-swing signals by design. In one solution (and in the general case of severe positive and/or negative overshoot), parasitic leakage current between User I/Os in differential pin pairs may occur, even though the User I/O pins are configured with single-ended I/O standards. This application note addresses parasitic leakage current behavior.

This application note describes how to indirectly program an SPI Serial Flash PROM through the JTAG interface of a Spartan®-3A FPGA using iMPACT 9.1.01i. The hardware setup, software flows for file generation, and programming are also covered.

This application note targets Spartan™-3E devices in applications that require 4-bit or 5-bit transmit data bus widths and operate at rates up to 666 Mbps per line with a forwarded clock at 1/7th the bit rate. This type of interface is commonly used in flat panel displays and automotive applications.

设计文件:

• xapp486.zip
• xapp486.zip

The block memories in the Virtex®-II architecture are capable of supporting data bus widths of up to 36-bits. A self-addressing FIFO reference design uses these block memories to store both data and address information in a single memory location. This application note describes FIFO designs where no external counters are required. Only flag and status information logic is used. The resulting FIFOs are not fast (around 150 MHz). Their advantage is in using only one clock load. In addition, the status mechanism is very simple making FIFOs are more suitable for data throttling in continuous data systems instead of the full or empty detection required in frame-based data systems.

设计文件:

• xapp291.zip

This application note demonstrates how to access the In-System Flash in the Spartan™-3AN FPGA after the FPGA is configured.

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• XAPP1034 - 参考系统：利用 XPS SPI 访问 Spartan-3AN 在系统 Flash

The PCI™ Local Bus Specification defines a number of power and reset requirements. When considered in an FPGA implementation, these create several challenges that must be addressed for long term reliability and broad interoperability. This application note applies to compliant PCI applications using Spartan™-3 Generation FPGAs, and is relevant to other Xilinx FPGA families, as well as related PCI applications.

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• xapp457.zip

本应用指南描述了 Platform Flash PROM 的功能，它允许用户从多达四种设计修订中进行多重启动或动态重配置。早期中文版

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• xapp483.zip

如果不额外使用过孔的话，很难在简单的四层或六层 PCB 上对差分信号，如 LVDS 或 LVPECL 进行布线。 本应用指南说明了 Spartan™-3 FPGA 仅仅在数据路径中包含一个反相器，就能避免额外使用过孔，还可以在无需 PCB 重新设计的情况下，修复 PCB 迹线意外切换的方法。

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• xapp491.zip

最新英文版本

XAPP482 描述了一种 MicroBlaze™ 系统，该系统把软件代码、用户数据、和配置数据存储在非易失性 Platform Flash PROM 内，简化了系统设计并降低了成本。它提供了执行过程中使用的便携式硬件设计，软件设计和附加脚本功能。

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• xapp482.zip

最新英文版本

Spartan-3A/3AN/3A DSP FPGA 系列提供了一个称为悬挂模式的先进的静态功耗管理功能，它在保留 FPGA 配置数据和保持应用状态的同时降低了 FPGA 功耗。 器件可以按照应用中的要求快速的进入和退出悬挂模式。

PCI 指标为实现 33 MHz 和 66 MHz 操作定义了两个 I/O 时序预算。 在嵌入式设计中，定制时序预算可以：• 通过使用较经济的器件来降低系统总成本 • 实现比指标允许值更高的数据传输速率 • 为总线添加更多负载，来适应附加器件和连接器 • 增加总线的物理长度，来满足新型总线拓扑。本应用指南介绍的信息适用于任何采用 Xilinx FPGA 器件的嵌入式 PCI 实现。

本应用指南描述了如何在 Virtex™-II 和 Spartan™-3 架构内有效实现比 36 位更宽的存储器。 使用的倍频方法类似于 XAPP228 中介绍的四端口存储器的使用方法。 因此，存储器既可用于双端口模式，也可用于单端口模式。

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• xapp229.zip

数据恢复是使接收器能够从输入数据流里提取嵌入式时钟数据的机制。 接收器通常从相关数据流里提取该信息，但有时接收器的时钟也用于数据传输。 该应用指南里介绍的电路提供了在 Virtex™-E -7 器件、Spartan™-IIE -6 器件或是 Spartan-3 -4 器件中，数据传输速率达到 160Mb/s 速度；或者在 Virtex-II -5 器件或 Virtex-II Pro™ -6 器件中数据传输速率达到 420Mb/s 时的不完全解决方案。 该解决方案之所以是不完全的，是由于实际上没有时钟被恢复，但是到达的数据全部被提取了。 在 DLL 既可提供新时钟，也可提供另一个转换 90 度的时钟的模式里，速度受限于延迟锁定环 (DLL) 所能接受的最大频率。

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• xapp224.zip

本应用指南描述了一种参考系统，该参考系统演示了 MicroBlaze™ 处理器系统内的多通道 (MCH) 片上外设总线 (POB) 双倍数据速率 (DDR) 同步 DRAM (SDRAM) 控制器的用法。

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• xapp912.zip

必须控制触地反弹以确保高性能 FPGA 器件的正常运行。 要特别注意在 PCB 布局过程中将板级感应系数最小化。 该技术文档描述了有助于确保设计满足接收来自于 FPGA 的信号的器件对输入负脉冲信号和逻辑低电压要求的几种计算。

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• xapp689.zip

本应用指南中讨论的 DDR2-400（200 MHz 时钟）存储器接口源自于 MIG 的默认输出。Xilinx 利用 Spartan™-3A 入门套件上装配的较高的速度级别（-5）在 Spartan-3A FPGA 内对该接口进行了验证。验证结果也适用于 Spartan-3AN 和 Spartan-3A DSP FPGA。

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• xapp458.zip

本技术文档详细介绍了在针对电信应用的 Virtex™ 和 Spartan™ FPGA 内实现的数字 PLL 的设计方案。对 PLL 的性能和回路稳定性进行了评估。

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• xapp868.zip

Describes how Extended Spartan®-3A family and Spartan-3E FPGAs work in spread-spectrum applications.

本应用指南描述了如何将 Spartan™-II 和 Virtex™ 系列内现有的双端口块存储器用作四端口存储器。这实际上涉及了如何折中数据存取时间（减半）和功能（加倍）。块存储器的总带宽每秒保持同样的比特数。

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• xapp228.zip

This application note describes a reference design that adds fail-safe mechanisms to the MultiBoot capabilities of the Extended Spartan®-3A family of FPGAs. The reference design configures specific FPGA logic via an initial bitstream that determines which application to load.

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• xapp468.zip